{"id":702,"date":"2017-02-13T15:29:17","date_gmt":"2017-02-13T14:29:17","guid":{"rendered":"http:\/\/www.gtronic.it\/test\/?page_id=702"},"modified":"2017-05-24T19:03:33","modified_gmt":"2017-05-24T17:03:33","slug":"bus-axi","status":"publish","type":"page","link":"https:\/\/www.gtronic.it\/test\/index.php\/bus-axi\/","title":{"rendered":"Bus AXI"},"content":{"rendered":"

AXI: Nozioni di base.<\/strong><\/p>\n

Le parti interne del SoC ZYNQ7000 sono tra loro interconnesse tramite il bus AXI. Questo \u00e8 l’evoluzione del predecessore AMBA.\u00a0 La funzionalit\u00e0 di base \u00e8 quella di interconnettere in maniera bidirezionale la\u00a0sezione PS (processor unit oppure programmable system) con la PL (programmable Logic) appoggiandosi a dei registri configurabili in indirizzo e in lunghezza.<\/p>\n

Abbiamo predisposto un applicativo, da compilare in ambiente Linux, utilizzabile come template per ogni possibile futura applicazione, in linguaggio C, compilabile direttamente nel sistema operativo della Redpitaya.\u00a0 -> axi_write<\/a>\u00a0\u00a0\u00a0\u00a0 Per compilare copiamo il file sorgente nel file sytem del sistema SoC, ad esempio usando WinSCP oppure PuTTy.<\/p>\n

\"compilazione\"<\/p>\n

Il compilatore gcc \u00e8 in linea quindi baster\u00e0 fornire, come nell’immagine, il comando di compilazione\u00a0 gcc -o (con “-o” si intende “generando un file in output”) segue il nome del file compilato seguito dal nome del file sorgente completo di estensione.<\/p>\n

Per mandare in esecuzione il file compilato baster\u00e0 digitare .\/My_Axi_write<\/p>\n

\"lancio\"<\/p>\n

Attenzione: quando creiamo una nuova cartella all’interno del file system della Pitaya potrebbe verificarsi che i programmi compilati, ad esempio AXI_write, copiati in questa cartella non siano lanciabili. Questo \u00e8 dovuto alla mancanza dei necessari permessi di esecuzione, cosa piuttosto normale in ambiente Linux. La soluzione \u00e8 semplice, all’errore indicato sotto:<\/p>\n

-bash: .\/axi_write: Permission denied<\/p>\n

rispondiamo come segue:\u00a0 in primo luogo lanciamo il comando “ls -la” per vedere la situazione dei permessi attuali.\u00a0 Poi rendiamoci proprietari del file, e quindi in grado di lanciarlo tramite il comando:<\/p>\n

chmod u+x axi_write<\/p>\n

Successivamente, digitando ls,\u00a0dovremmo vedere che il file axi_write \u00e8 mostrato in verde, quindi \u00e8 diventato eseguibile.<\/p>\n

 <\/p>\n

Nell’esempio \u00e8 stato lanciato senza parametrizzazione, al solo scopo di vedere se il sistema operativo del sistema SoC lo esegue. In effetti viene ritornata la richiesta di lancio fornendo parametri, ovvero una stringa\u00a0condizionata interna al sorgente C, e precisamente contenuta nel corpo del dell’ IF che testa il numero minimo di registri passati:<\/p>\n

if(argc<3) {
\nprintf(“usage: %s address size [d1 d2 … ]\\n”,argv[0]);
\nreturn 1;
\n}<\/p>\n

La scrittura dei parametri avviene da un indirizzo base, detto access point o memory mapped, che sar\u00e0 definito all’atto della creazione del wrapper, per un numero di parametri definiti all’atto della creazione del device AXI o AXI lite, ad esempio 4.<\/p>\n

\"architettura\"<\/p>\n

Come notiamo dallo schema a blocchi che rappresenta l’architettura interna dello Xilinx Zynq7000, esistono due sezioni AXI, una indicata con Master e una con Slave.<\/p>\n

Le sezioni MGP0 e MGP1 sono le porte master dei core ARM verso la sezione FPGA, salvo diversa indicazione definite a 32 bit, mentre le HPx (high performance n) interconnettono, potenzialmente a 64 bit, la sezione FPGA ai core o via bypass DMA alla DDR3.<\/p>\n

Consideriamo un design complesso contenente un elevato numero di IP block, questi debbano scambiare tra loro dati ad alta velocit\u00e0. Ognuno di questi IP hanno un sorgente VHDL oppure Verilog, che ne descrive l’architettura e in behaviural interno, ma dovranno per forza di cose essere equipaggiati con un secondo sorgente che ne descrive le regole di comunicazione tramite il bus AXI, in definitiva vedremo sempre almeno due file sorgenti.<\/p>\n

Ogni AXI link (connessione)\u00a0contiene necessariamente due parti, un AXI master e un AXI slave.<\/p>\n